High-level synthesis under I/O Timing and Memory constraints

The design of complex Systems-on-Chips implies to take into account communication and memory access constraints for the integration of dedicated hardware accelerator. In this paper, we present a methodology and a tool that allow the High-Level Synthesis of DSP algorithm, under both I/O timing and memory constraints. Based on formal models and a generic architecture, this tool helps the designer to find a reasonable trade-off between both the required I/O timing behavior and the internal memory access parallelism of the circuit. The interest of our approach is demonstrated on the case study of a FFT algorithm

Vers une architecture électronique unifiée et zéro temps mort pour l'instrumentation nucléaire

International audienceDans l'instrumentation nucléaire, et d'autres domaines tels que les applications de la physique des particules, l'analyse de signaux médicaux (Tomographie par Émission de Positons (TEP), Électro-EncéphaloGraphie (EEG)) ou la détection de signaux radar, le signal mesuré est composé d'impulsions dont la date d'arrivée est aléatoire, et dont l'amplitude et la durée sont non déterministes. La grande variété d'applications nécessite de disposer d'une architecture flexible pouvant être aisément reprogrammée. De plus, l'exigence de mesures en temps réel impose de disposer d'une grande capacité de calcul et de bande passante pour la mise en forme et l'extraction des caractéristiques des impulsions. Enfin, ces architectures doivent être capables de passer à l'échelle pour supporter des applications nécessitant parfois un très grand nombre de voies de mesure. Cet article décrit l'approche utilisée pour définir les éléments architecturaux répondant à ces contraintes. Elle est basée sur l'étude de l'état de l'art du domaine de l'instrumentation nucléaire allant des caractéristiques des détecteurs jusqu'à une analyse applicative en passant par l'électronique de traitement numérique. Notre proposition architecturale s'appuie sur le partage de ressources et est basée sur la séparation des impulsions du reste du signal en entrée de chaîne. La capacité de passage à l'échelle du modèle est vérifiée par simulation dont les résultats sont présentés dans cet article

Ordonnancement, assignation et transformations dynamiques de graphe simultanés pour projeter efficacement des applications sur CGRAs

National audiencePorter une application sur une architecture reconfigurable à gros grain est une tâche complexe qui reste encore souvent réalisée entièrement ou partiellement manuellement. Cet article présente un flot original de synthèse automatisé basé sur des étapes d'ordonnancement et d'assignation simultanées. L'approche proposée parcourt en sens inverse les noeuds du modèle formel extrait à partir du code de l'application compilé pour le transformer dynamiquement uniquement si nécessaire. Les résultats des expériences montrent que l'approche proposée permet une meilleure exploration de l'espace de solution et obtient la meilleure latence dans 90% des cas

Synthèse comportementale sous contraintes de communication et de placement mémoire pour les composants du TDSI

La conception de systèmes complexes en traitement de l'image et du signal implique de réduire les coûts architecturaux et de maximiser les performances temporelles tout en considérant les contraintes de communication et d'accès mémoire durant la conception et l'intégration d'accélérateurs matériels dédiés. Malheureusement, les blocs matériels utilisés dans les flots de conception semi-automatiques traditionnels n'autorisent pas une flexibilité suffisante pour garantir cet objectif. Dans cet article, nous présentons une méthodologie et un outil qui autorisent la synthèse d'applications en traitement du signal et de l'image sous contraintes de communication et de mémorisation. Basé sur un ensemble de modèles formels, notre outil GAUT aide le concepteur à trouver un compromis entre performance et complexité architecturale

Gestion des unités de mémorisation pour la synthèse d'architecture

Systems handle more and more complex applications. Processing increases faster than storage capacities. Memory becomes a bottleneck since the quantity of information increases. In this context, it is crucial to efficiently manage memory all along the design flow especially during the high level synthesis that offers good optimization opportunities.We propose a methodology to integrate the management of memory unit into our high-level synthesis flow. Data distribution and memory architecture is defined as set of constraints in our high-level synthesis design flow. We realize high-level synthesis under memory constraints to obtain a memory architecture and its associated address generators.We extend our methodology; it leads to a generic memory architecture to store specific data of DSP applications. We also introduced memory access management based on the kanban system that improves the anticipation of memory accesses.Our methodology of synthesis under memory constraints and memory management of data in DSP application are integrated into our high level design flow and our tool GAUT. The proposed methodology could be extended to others domains.L'évolution des techniques et des capacités d'intégration entraîne une forte augmentation du volume d'information à manipuler, spécialement dans le domaine du traitement du signal et de l'image. La mémorisation des données doit donc faire l'objet d'une attention particulière lors de la conception de systèmes. La gestion des données en mémoire peut être traitée un haut niveau d'abstraction car il offre des opportunités d'optimisation plus importantes.Dans cette thèse, nous proposons une méthodologie de gestion des unités de mémorisation par la synthèse de haut niveau. Une analyse des données manipulées dans les applications TDSI a permis de définir un nouveau mécanisme de placement des données et de génération d'adresses et de mettre en œuvre une gestion d'anticipation des accès mémoire basée sur des modèles utilisés en gestion de production. Le travail réalisé a été intégré dans l'outil de synthèse d'architecture GAUT

Gestion des unités de mémorisation pour la synthèse d'architecture

L'évolution des techniques et des capacités d'intégration entraîne une forte augmentation du volume d'information à manipuler, spécialement dans le domaine du traitement du signal et de l'image. La mémorisation des données doit donc faire l'objet d'une attention particulière lors de la conception de systèmes. La gestion des données en mémoire peut être traitée un haut niveau d'abstraction car il offre des opportunités d'optimisation plus importantes. Dans cette thèse, nous proposons une méthodologie de gestion des unités de mémorisation par la synthèse de haut niveau. Une analyse des données manipulées dans les applications TDSI a permis de définir un nouveau mécanisme de placement des données et de génération d'adresses et de mettre en œuvre une gestion d'anticipation des accès mémoire basée sur des modèles utilisés en gestion de production. Le travail réalisé a été intégré dans l'outil de synthèse d'architecture GAUT.Systems handle more and more complex applications. Memory becomes a bottleneck since the quantity of information increases. In this context, it is crucial to efficiently manage memory all along the design flow especially during the high level synthesis that offers good optimization opportunities. We propose a methodology to integrate the memory management unit into HLS flow. Data distribution and memory architecture is defined as set of constraints in our high-level synthesis design flow. We realize high-level synthesis under memory constraints to obtain a memory architecture and its associated address generators. We extend our methodology; it leads to a generic memory architecture to store specific data of DSP applications. We also introduced memory access management based on the kanban system that improves the anticipation of memory accesses. Our methodologies are integrated into our high level design flow and our tool GAUT. The proposed methodology could be extended to others domainsLORIENT-BU (561212106) / SudocSudocFranceF

Comment on ’Comparison of losartan and amlodipine effects on the outcomes of patient with COVID-19 and primary hypertension: A randomised clinical trial’

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